PCB 設計信号の完全性を保証する方法

PCB 設計におけるシグナル インテグリティとは、信号ライン上の信号の品質、つまり、信号が回路内の正しいタイミングと電圧で応答する能力を指します。 回路内の信号が必要な時系列、持続時間、および電圧振幅で受信機に到達できる場合、回路の信号の完全性が良好であると判断できます。 逆に、信号が正常に応答しない場合、信号の完全性の問題が発生します。高速デバイスの使用と高速デジタル システムの設計の増加に伴い、システムのデータ レート、クロック レート、および回路密度が増加しています。 この設計では、システムに高速スロープ トランジェントと高い動作周波数があり、ケーブル、相互接続、プリント基板 (PCB)、およびシリコン チップは、低速設計とは異なる動作を示します。つまり、シグナル インテグリティの問題が発生します。

シグナル インテグリティの問題は、信号の歪み、タイミング エラー、誤ったデータ、アドレス、制御ライン、システム エラーなどの問題につながるか、直接的につながる可能性があり、さらにはシステムの崩壊を引き起こす可能性があり、高速で非常に顕著な問題になっています。 製品デザイン。 このホワイト ペーパーでは、最初に PCB シグナル インテグリティの問題を紹介し、次に PCB シグナル インテグリティの手順を説明し、最後に PCB 設計のシグナル インテグリティを確保する方法を紹介します。

PCB シグナル インテグリティの問題には、次のようなものがあります。

PCB のシグナル インテグリティの問題には、主に信号の反射、クロストーク、信号の遅延、およびタイミング エラーが含まれます。

1.反射：信号が伝送線路上を伝送されるとき、高速PCB上の伝送線路の特性インピーダンスが信号のソースインピーダンスまたは負荷インピーダンスと一致しない場合、信号が反射し、信号波形が発生します。 オーバーシュート、アンダーシュート、および結果として生じるリンギング。 オーバーシュートとは、信号ジャンプの最初のピーク (または谷) を指します。これは、電力レベルを超える、または基準グランド レベルを下回る追加の電圧効果です。 アンダーシュートは、信号ジャンプの次の谷 (またはピーク) を指します。 過度のオーバーシュート電圧は、デバイスに長時間影響を与えることが多く、デバイスに損傷を与える可能性があります。 ダウンラッシュはノイズ耐性を低下させ、リンギングは信号の安定に必要な時間を増加させ、システムのタイミングに影響を与えます。

2. クロストーク: PCB では、クロストークとは、信号が伝送ライン上を伝搬する際に、相互キャパシタンスおよび相互インダクタンス結合を介して、隣接する伝送ラインの電磁エネルギーによって引き起こされる望ましくないノイズ干渉を指します。 これは、同じ領域内の異なる構造によって引き起こされる電磁場の相互作用によって引き起こされます。 相互容量は、容量性クロストークと呼ばれる結合電流を引き起こします。 相互インダクタンスは、誘導性クロストークと呼ばれる結合電圧を引き起こします。 PCB では、クロストークは配線の長さ、信号線間の距離、および基準グランド プレーンの状態に関連しています。

3.信号の遅延とタイミングエラー：信号はPCBのワイヤ上を制限された速度で送信され、信号はドライブ側から受信側に送信されます。 それらの間に伝送遅延があります。 過度の信号遅延または不一致の信号遅延は、タイミング エラーやロジック デバイス機能の混乱につながる可能性があります。 シグナル インテグリティ解析に基づく高速デジタル システム設計および解析は、製品性能を効果的に向上させるだけでなく、製品開発サイクルを短縮し、開発コストを削減することができます。 デジタルシステムの高速化・高密度化に伴い、この設計ツールの使いこなしが急務となっています。 シグナルインテグリティ分析のモデルと計算分析アルゴリズムの継続的な改善により、コンピューターの設計と分析にシグナルインテグリティを使用するデジタルシステム設計方法が広く包括的に適用されます。

PCB シグナル インテグリティの手順:

1. 設計前の準備

設計の前に、部品の選択、プロセスの選択、回路基板生産のコスト管理などの作業を導くために、まず設計戦略を考えて決定する必要があります。 SIに関する限り、設計結果に明らかなSIの問題、クロストーク、またはタイミングの問題がないことを確認するために、計画または設計基準を形成するために事前に調査を行う必要があります。

2. 回路基板の積み重ね

一部のプロジェクト グループは、PCB 層の数を決定する際に大きな裁量権を持っていますが、他のグループはそうではありません。 したがって、自分がどこにいるかを知ることが重要です。 その他の重要な質問には次のようなものがあります。予想される製造公差は? 基板の絶縁定数はどれくらいですか? 線幅と間隔の許容誤差は？ グランドプレーンと信号層の間の厚さと間隔の許容誤差は? この情報はすべて、配線前の段階で使用できます。

上記のデータに基づいて、カスケードを選択できます。 他の回路基板またはバックプレーンに挿入されるほぼすべての PCB には厚さの要件があり、ほとんどの回路基板メーカーは、製造できるさまざまなタイプの層に対して固定の厚さ要件を持っていることに注意してください。これにより、最終的な層の数が大幅に制限されます。 カスケードの数を定義するために、メーカーと密接に協力することをお勧めします。 メーカーの製造公差と隣接する配線の影響を考慮して、インピーダンス制御ツールを使用して、さまざまな層の目標インピーダンス範囲を生成する必要があります。

完全な信号の理想的な状態では、すべての高速ノードをインピーダンス制御内層 (ストリップラインなど) に配線する必要があります。 SI を最適化し、回路基板の分離を維持するには、グランド/電源層を可能な限りペアで配置する必要があります。 接続層/電源層が 1 つしかない場合は、それで間に合わせる必要があります。 電力層がまったくない場合、定義上 SI 問題が発生する可能性があります。 また、信号のリターン パスを定義する前に、回路基板の性能をシミュレートまたはシミュレートすることが困難な状況に遭遇する場合もあります。

3. クロストークとインピーダンス制御

隣接する信号ラインからの結合はクロストークを引き起こし、信号ラインのインピーダンスを変化させます。 隣接する平行信号線の結合解析により、信号線間またはさまざまな信号線間の「安全な」または予想される間隔 (または平行配線長) を決定できます。 たとえば、クロックからデータ信号ノードへのクロストークを 100mV 以内に制限したいが、信号配線は平行のままにしたい場合、任意の配線層での信号間の最小許容距離を計算またはシミュレーションによって見つけることができます。 同時に、設計に重要なインピーダンス (またはクロックまたは専用の高速メモリ アーキテクチャ) を持つノードが含まれている場合は、必要なインピーダンスを得るためにケーブルを 1 つのレイヤー (または複数のレイヤー) に配置する必要があります。

4. 重要な高速ノード

遅延と時間遅延は、クロック配線で考慮しなければならない重要な要素です。 タイミング要件が厳しいため、このようなノードは通常、最高の SI 品質を実現するために終端デバイスを使用する必要があります。 これらのノードを事前に決定し、コンポーネントの配置と配線の調整に必要な時間を計画して、シグナル インテグリティ設計の指針を調整する必要があります。

5. 技術の選択

さまざまな運転技術がさまざまなタスクに適しています。 信号はポイントツーポイントですか、それとも 1 対多のタップですか? 信号は回路基板から出力されていますか、それとも同じ回路基板に残っていますか? 許容される時間遅延とノイズ マージンは? シグナル インテグリティ設計の一般的な基準として、変換速度が遅いほどシグナル インテグリティが高くなります。 50MHz クロックに 500PS の立ち上がり時間を使用する理由はありません。 2-3NS スイング レート コントローラは、SI の品質を保証し、出力同期スイッチング (SSO) や電磁両立性 (EMC) などの問題を解決するのに十分な速さである必要があります。

ドライバー テクノロジの利点は、新しい FPGA プログラマブル テクノロジまたはユーザー定義の ASIC に見られます。 これらのカスタマイズされた (またはセミ カスタマイズされた) デバイスを使用すると、ドライブの振幅と速度を選択する余地がたくさんあります。 設計の初期段階では、FPGA (または ASIC) の設計時の要件を満たし、可能であればピンの選択を含め、適切な出力の選択を決定する必要があります。

この設計段階では、IC サプライヤから適切なシミュレーション モデルを入手する必要があります。 SI シミュレーションを効果的にカバーするには、SI シミュレーション プログラムと対応するシミュレーション モデル (おそらく IBIS モデル) が必要です。

最後に、事前の配線と配線の段階で、一連の設計ガイドラインを確立する必要があります。これには、ターゲット層のインピーダンス、配線間隔、デバイス テクノロジ、重要なノード トポロジ、および終端計画が含まれます。

6.配線前段階

ルーティング前の SI プランニングの基本的なプロセスは、最初に入力パラメーターの範囲 (駆動振幅、インピーダンス、トラッキング速度) と可能なトポロジ範囲 (最小/最大長、短いライン長など) を定義し、次に可能な各シミュレーションの組み合わせを実行することです。 タイミングと SI シミュレーションの結果を分析し、最終的に許容可能な数値範囲を見つけます。

次に、動作範囲は PCB 配線の配線制約として解釈されます。 さまざまなソフトウェア ツールを使用して、この種の「スイープ」準備を実行できます。ルーティング プログラムは、このようなルーティング制約を自動的に処理できます。 ほとんどのユーザーにとって、実際にはタイミング情報は SI 結果よりも重要です。 相互接続シミュレーションの結果によってルーティングが変更されるため、信号パスのタイミングが調整されます。

他のアプリケーションでは、このプロセスを使用して、システム タイミング ポインターと互換性のないピンまたはデバイスのレイアウトを決定できます。 この時点で、手動ルーティングが必要なノードとターミネーションが不要なノードを完全に判断できます。 プログラマブル デバイスと ASIC の場合、出力ドライバーの選択を調整して、SI 設計を改善したり、ディスクリート終端デバイスの使用を回避したりすることもできます。

7.配線後のSIシミュレーション

一般に、SI 設計ガイドラインでは、実際の配線が完了した後に SI やタイミングの問題がないことを保証することは困難です。 ガイドラインに沿って設計を行ったとしても、継続的かつ自動的に設計をチェックできなければ、設計がガイドラインに完全に準拠しているとは保証できず、問題が発生することは避けられません。 配線後の SI シミュレーション チェックでは、計画的にデザイン ルールを破る (または変更する) ことができますが、これはコストの考慮事項または厳密な配線要件のためにのみ必要です。

8. 製造後の段階

以上の対策により、回路基板のSI設計品質を確保することができます。 回路基板を組み立てた後、回路基板をテスト プラットフォームに置き、オシロスコープまたは TDR (Time Domain Reflectometer) を使用して測定し、実際の回路基板を予想されるシミュレーション結果と比較する必要があります。 これらの測定値は、次の事前設計調査でより適切な (制約の少ない) 決定を行えるように、モデルと製造パラメーターを改善するのに役立ちます。

9.機種選定

モデル選択に関する記事は数多くありますが、静的なタイミング検証を行っているエンジニアは、デバイス データ テーブルからすべてのデータを取得できても、モデルを確立することはまだ難しいことに気付いているかもしれません。 逆に、SI シミュレーションモデルは構築は容易ですが、モデルデータの取得は困難です。 本質的に、SI モデル データの唯一の信頼できるソースは、設計エンジニアと暗黙の協力を維持しなければならない IC サプライヤです。 IBIS モデル標準は一貫したデータ キャリアを提供しますが、IBIS モデルの確立とその品質保証には費用がかかります。 IC サプライヤは、この投資に対する市場の需要を促進する必要があり、回路基板メーカーが唯一の需要市場である可能性があります。

シグナル インテグリティを確保するための PCB 設計方法:

シグナル インテグリティに影響を与える要因を要約すると、PCB 設計時にシグナル インテグリティをより確実に確保するために、次の側面を考慮することができます。

(1) 回路設計に関する考慮事項。 これには、同期スイッチング出力の数の制御、各ユニットの最大エッジ レート (dI/dt および dV/dt) の制御が含まれ、最低で許容可能なエッジ レートが得られます。 高出力機能ブロック (クロックドライバなど) の差動信号を選択します。 伝送ライン上の受動部品 (抵抗、キャパシタンスなど) を終端処理して、伝送ラインと負荷の間のインピーダンス整合を実現します。

(2) 平行配線の引き回し長さはできるだけ短くしてください。

(3) コンポーネントは、I/O 相互接続インターフェイスおよびその他の干渉やカップリングの影響を受けやすい領域から離して配置し、コンポーネント間の配置間隔を最小限に抑える必要があります。

(4) 信号配線と基準面との距離を短くしてください。

(5) 配線インピーダンスと信号駆動レベルを下げる。

(6) 端末のマッチング。 端子整合回路や整合素子の追加が可能です。

(7) 相互に平行な引き回しを避け、引き回し線間に十分なスペースを確保し、誘導結合を減らしてください。