PCB回路基板設計に関する古典的な質問と回答の共有

1. PCB ボードの選択方法は?

PCB ボードの選択は、設計要件を満たすことと、大量生産およびコストの間のバランスを達成する必要があります。設計要件には、電気部品と機械部品が含まれます。この材料の問題は通常、非常に高速な PCB 基板 (周波数が GHz を超える) を設計する場合に重要になります。たとえば、一般的に使用されている FR-4 材料は、数 GHz の周波数で誘電損失があり、信号の減衰に大きな影響を与えるため、適していない場合があります。電気に関しては、誘電率と誘電損失が設計された周波数で適用できるかどうかに注意してください。

2. 高周波干渉を避けるには?

高周波干渉を回避するための基本的な考え方は、クロストークと呼ばれる高周波信号電磁界の干渉を最小限に抑えることです。高速信号とアナログ信号の間の距離を広げたり、アナログ信号の横にグランドガード/ハントトレースを追加したりできます。デジタルグランドからアナロググランドへのノイズ干渉にも注意が必要です。

PCB board

3. 高速設計におけるシグナルインテグリティの問題を解決するにはどうすればよいですか?

シグナルインテグリティは基本的にインピーダンスマッチングの問題です。インピーダンス整合に影響を与える要因には、信号源と出力インピーダンスの構造、配線の特性インピーダンス、負荷側の特性、配線のトポロジアーキテクチャが含まれます。解決策は、ルーティングのトポロジを終了して調整することです。

4. 差分分配ラインはどのように実現されますか?

差動ペアの配線では、2 つの点に注意する必要があります。 1 つは 2 つのラインの長さを可能な限り同じにすることであり、もう 1 つは 2 つのライン間の距離 (距離は差動インピーダンスによって決まります) を常に変更しない、つまり、平行。平行する方法は 2 つあります。 1 つは 2 つの線が同じ側を並んで歩くことであり、もう 1 つは 2 つの線が上下の隣接する層を歩くことです。一般に、前者には多くの並列実装があります。

5. 出力端子が 1 つしかないクロック信号ラインの場合、差動分配ラインを実現するにはどうすればよいですか?

信号ソースとレシーバの両方が差動信号である場合にのみ、差動分配ラインを使用することは意味があります。したがって、差動分配ラインは、出力端子が 1 つしかないクロック信号には使用できません。

6. 受信側の差動線路ペア間に整合抵抗を追加できますか?

通常、受信側の差動線路ペア間の整合抵抗が追加され、その値は差動インピーダンスの値と等しくなるはずです。これにより、信号品質が向上します。

7.差動ペアの配線を近づけて平行にする必要があるのはなぜですか?

差動ペアの配線は、適切に近接して平行にする必要があります。いわゆる適切なアプローチは、この距離が差動ペアを設計するための重要なパラメータである差動インピーダンスの値に影響を与えるためです。並列処理の必要性は、差動インピーダンスの一貫性を維持する必要があるためでもあります。 2 つのラインが遠いか近いかのどちらかである場合、差動インピーダンスが一致せず、シグナルインテグリティとタイミング遅延に影響します。回路基板アセンブリおよび回路基板処理メーカーは、PCB 回路基板設計に関する古典的な質問と回答を説明し、共有しました。