高速回路基板設計手法のエキスパートソリューション Part 1

基板組立・基板加工メーカーが高速基板設計法を解説 Part I

1. 高速クロック信号の差動分配ラインを実現するには？高速回路設計におけるシグナルインテグリティの問題を解決するには? 差分分配ラインはどのように実現されますか? 出力端子が1つしかないクロック信号線の場合、どのように差分分配線を実現するのですか?

専門家の回答:

シグナルインテグリティは基本的にインピーダンスマッチングの問題です。インピーダンス整合に影響を与える要因には、信号源と出力インピーダンスの構造、配線の特性インピーダンス、負荷側の特性、配線のトポロジアーキテクチャが含まれます。解決策は、ルーティングのトポロジを終了して調整することです。

差動ペアの配線では、2 つの点に注意する必要があります。 1 つは 2 つのラインの長さを可能な限り同じにすることであり、もう 1 つは 2 つのライン間の距離 (距離は差動インピーダンスによって決まります) を常に変更しない、つまり、平行。平行する方法は 2 つあります。 1 つは 2 つの線が同じ側を並んで歩くことであり、もう 1 つは 2 つの線が上下の隣接する層を歩くことです。一般に、前者には多くの並列実装があります。

信号ソースとレシーバの両方が差動信号である場合にのみ、差動分配ラインを使用することは意味があります。したがって、出力端子が 1 つのみのクロック信号には差動分配ラインを使用できません。

2. 高速差動信号配線プリント基板が並列の高速差動信号線ペアに近接している場合、インピーダンス整合の場合、2 つの線の相互結合により、多くの利点がもたらされます。ただし、これにより信号の減衰が大きくなり、伝送距離に影響を与えると考える人もいます。そうですか？なぜ？一部の大企業の評価ボードでは、高速ケーブルが可能な限り近接して平行に配線されているものもあれば、意図的に 2 つのライン間の距離を互いに変化させているものもあることがわかりました。どっちがいいのかわからない。私の信号は 1GHz を超えており、インピーダンスは 50 オームです。

ソフトウェアで計算する場合、差動ラインペアも 50 Ω で計算されますか? それとも100Ω？受信側の差動線路対間に整合抵抗を付けることはできますか? ありがとう！

専門家の回答:

高周波信号エネルギーの減衰の原因の 1 つは、表皮効果を含む導体損失であり、もう 1 つは誘電体の誘電損失です。電磁理論で伝送線路効果を分析すると、これら 2 つの要因が信号の減衰に及ぼす影響を確認できます。差動ラインの結合は、それぞれの特性インピーダンスに影響を与え、小さくなります。分圧器の原理によれば、これにより信号源からラインへの電圧が小さくなります。カップリングによる信号減衰の理論的な分析については、私は見たことがないのでコメントできません。

pcb board

差動ペアの配線は、適切に近接して平行にする必要があります。いわゆる適切なアプローチは、この距離が差動ペアを設計するための重要なパラメータである差動インピーダンスの値に影響を与えるためです。並列処理の必要性は、差動インピーダンスの一貫性を維持する必要があるためでもあります。 2 つのラインが遠いか近いかのどちらかである場合、差動インピーダンスが一致せず、シグナルインテグリティとタイミング遅延に影響します。

差動インピーダンスは 2 (Z11 - Z12) として計算されます。ここで、Z11 はルーティング自体の特性インピーダンスであり、Z12 は 2 つの差動ライン間の結合によって生成されるインピーダンスであり、ライン間隔に関連しています。したがって、差動インピーダンスを 100 Ω に設計する場合、配線自体の特性インピーダンスは 50 Ω よりわずかに大きくする必要があります。大きさはシミュレーションソフトで計算できます。通常、受信側の差動線路ペア間の整合抵抗が追加され、その値は差動インピーダンスの値と等しくなるはずです。これにより、信号品質が向上します。

3. 実際の配線におけるいくつかの理論上の矛盾に対処する方法。実際の配線では、多くの理論が互いに矛盾しています。例えば：

1. 複数の A/D グランド接続の処理: 理論的には、それらは互いに分離する必要があります。しかし、実際の小型高密度配線では、スペースの制約や絶対的なアイソレーションにより、小信号のアナロググランド配線が長くなりすぎて、理論上の接続を実現することが困難になります。私のアプローチは、A/D 機能モジュールを完全な島に分割し、機能モジュールの A/D をこの島に接続することです。そして離島と「大」を水路で繋ぎます。これは正しいのだろうか？

2. 理論的には、水晶発振器と CPU 間の接続はできるだけ短くする必要があります。構造上のレイアウト上、水晶振動子とCPUの接続が細く長く、乱れ不安定です。配線からこの問題を解決するにはどうすればよいですか？特に EMC と EMI が高速 PCB 配線で考慮される場合、このような問題はまだ多くあります。多くの対立と頭痛があります。これらの競合をどのように解決できますか? どうもありがとうございます！

専門家の回答:

A 基本的には、アナログ信号とデジタル信号を分けて分離するのが正しいです。信号配線は溝を横切ったり、電源や信号のリターン電流経路が大きくなりすぎないように注意が必要です。

B 水晶振動子はアナログ正帰還発振回路です。安定した発振信号を得るには、ループゲインと位相の仕様を満たす必要があります。このアナログ信号の発振仕様は非常に干渉を受けやすいです。グランドガードトレースを追加しても、干渉を完全に分離できない場合があります。また、離しすぎるとグランドプレーンのノイズが正帰還発振回路にも影響します。したがって、水晶振動子とチップの間の距離はできるだけ近づける必要があります。

C 確かに、高速ケーブル配線と EMI 要件の間には多くの矛盾があります。ただし、基本的な原理は、EMI によって追加された抵抗容量またはフェライトビームにより、信号の一部の電気的特性が仕様を満たさないことです。したがって、内層への高速信号配線など、配線および PCB スタッキングの手法を使用して EMI 問題を解決または軽減することをお勧めします。最後に、抵抗コンデンサまたはフェライトビームを使用して、信号への損傷を減らします。

4. アナログ部分の干渉防止システムによっては、A/D を使用することがよくあります。次のように尋ねてください。行、専門家が良いアドバイスや提案をしてくれることを願っています!

専門家の回答:

グランドのアイソレーションに加えて、アナログ回路の電源にも注意が必要です。電源をデジタル回路と共用する場合は、フィルタ回路を追加した方がよいでしょう。さらに、デジタル信号とアナログ信号は、特にそれらが分離されている場所をずらしてはなりません (意味不明)。

5. 高速信号の自動配線高速信号の品質を最大限に引き出すために、私たちは手動配線に慣れていますが、効率が低すぎます。自動配線は、キー信号の巻線モード、ビアの数と位置などを監視できません。キー信号の手動配線と自動配線は、自動配線の配線率を低下させます。また、自動ルーティング結果の調整は、ルーティング作業の増加を意味します。上記の矛盾のバランスを取り、優れたルーティングデバイスを使用して高速信号ルーティングを完了するにはどうすればよいでしょうか?

専門家の回答:

強力な配線ソフトウェアを備えたほとんどの自動配線デバイスには、巻線モードとビア数を制御するための制約が設定されています。 EDA各社の巻上機容量や制約条件の設定項目は、時としてかけ離れていることがある。たとえば、蛇行巻き方を制御するのに十分な制約があるかどうか、および差動ペア間の距離を制御できるかどうか。これは、自動配線の配線方法が設計者の思い通りにできるかどうかに影響します。また、手動での配線調整の難しさもワインディングエンジンの実力に大きく関係しています。たとえば、ルーティングのプッシュ能力、ビアのプッシュ能力、さらには銅コーティングへのルーティングのプッシュ能力などです。したがって、解決策は、強力な巻線エンジンを備えたルーターを選択することです。

6 テストカップリングについてテストクーポンのデザインに仕様はありますか？ボードの実際の状況に応じてテストカプラーを設計するにはどうすればよいですか? 注意が必要な問題は何ですか？ありがとう！

専門家の回答:

テストカプラーは、製造された PCB の特性インピーダンスが TDR (Time Domain Reflectometer) で設計要件を満たしているかどうかを測定するために使用されます。一般に、制御するインピーダンスには、単線と差動ペアがあります。したがって、テストカプラーの引き回しライン幅とライン間隔 (差動アラインメントがある場合) は、制御するラインと同じにする必要があります。最も重要なのは、測定中の接地点の位置です。接地リードのインダクタンスを減らすために、TDR プローブが接地される場所は、通常、信号が測定される場所のすぐ近くにあります。したがって、テストカプラの測定信号点と接地点との間の距離と方法は、使用するプローブに準拠する必要があります。

7. 高速 PCB 設計における信号層の空白領域の銅接地の問題について高速 PCB の設計では、信号層の空白領域を銅でコーティングすることができます。複数の信号層で銅を接地する方が良いですか、それとも半分の接地と半分の電力にする方が良いですか?

専門家の回答:

一般に、ブランク領域の銅コーティングはほとんど接地されています。ただし、高速信号ラインの横に銅を使用する場合は、信号ラインと銅メッキの距離に注意する必要があります。これは、銅メッキがラインの特性インピーダンスを低下させるためです。また、デュアルストリップラインの構造など、他の層の特性インピーダンスに影響を与えないように注意してください。

8. 特性インピーダンス最後の質問にお答えいただきありがとうございます。前回、パワープレーンとグランドプレーンは基本的に金属プレーンなので、電界や磁界のシールド効果があるとおっしゃいました。マイクロストリップラインモデルを使用して、電源プレーンの信号ラインの特性インピーダンスを計算できますか? ストリップラインモデルを使用して、電源とグランドプレーン間の信号を計算できますか?

専門家の回答:

はい、特性インピーダンスを計算するときは、電源プレーンとグランドプレーンの両方を基準プレーンと見なす必要があります。たとえば、4 層基板: 最上層 - 電源層 - 層 - 最下層。このとき、最上層配線の特性インピーダンスのモデルは、電源プレーンを基準プレーンとしたマイクロストリップラインモデルです。

9. 高速信号線のマッチングについて高速ボード（P4マザーボードなど）のレイアウトにおいて、なぜ高速信号線（CPUのデータやアドレス信号線など）のマッチングが必要なのですか？一致しない場合、どのような隠れた危険がもたらされるのでしょうか? 整合長範囲 (信号線の遅延差) を決定する要因とその計算方法は?

専門家の回答:

ルーティングの特性インピーダンスを一致させる主な理由は、信号の完全性と遅延時間に影響を与える高速伝送ラインの影響によって引き起こされる反射を回避することです。つまり、一致しない場合、信号は反射されて品質に影響します。

すべてのルートの長さの範囲は、タイミング要件に従って決定されます。信号の遅延時間に影響を与える要因は数多くありますが、配線の長さはその 1 つにすぎません。 P4 では、ある範囲の一部の信号線の長さが、信号が使用する伝送モード (共通クロックまたはソース同期) に応じて計算されたタイミングマージンであり、その一部が配線長の許容誤差に割り当てられる必要があります。 . 上記の 2 つのモードの時系列計算に関しては、時間とスペースの制限により、ここで詳しく説明するのは不便です。基板組立、基板設計、基板加工メーカーが高速基板設計手法を解説。