DDR2 PCBのレイアウトを解説する基板工場の体験まとめ

DDR2 PCBのレイアウトを解説する基板工場の体験まとめ

PCB アセンブリおよび PCB 処理メーカーは、DDR2 PCB レイアウトの経験の概要、信号のグループ化、データ グループ、およびスタック構造について説明します

信号のグループ化:

DDR2 BUS 信号は通常、複数のグループに配線され、同じグループの信号は関連する、または類似した信号特性を持っています。

クロック グループ: 差動クロック信号、信号の各ペアは同じ周波数と位相です。 Ck0p と ck0n はペアです。

データ グループ: 64 ビット DDR2 マザーボード メモリの場合、データ dq [0:7]、データ マスク dqm0、データ ゲーティング差動信号 dqsp0 および dqsn0 を含む 8 ビット (つまり、1 バイト) ごとのデータを 8 つのグループに分割できます。 、 等々。 同じデータ グループの信号は同じレイヤーにルーティングする必要があり、レイヤーも一緒に変更する必要があります。 VIA の数は同じでなければなりません。 データビットは、同じ信号層でのルーティングを容易にするために交換できます。 例えば、dq2信号を配線する際、スケマティック図通りに配線するとdq4信号とはずれてしまうことが判明。 このように、レイヤーを変更して信号をルーティングする必要があります。 データビットを交換することで、信号を同じレイヤーに送ることができます。 メモリの場合、各ビットに格納されているものが読み取られます。 交換は影響を受けませんが、交換条件は同じグループ内の 8 ビット間でなければなりません。

アドレス/コマンドグループ: MA [0:14]、BA0、BA1、BA2、RAS、CAS、WE

制御グループ: クロック イネーブル CKE、チップ セレクト CS、終端抵抗ゲート ODT がグループです。 メモリ モジュールの場合、DIMM0 は CKE0、CKE1、CS0、CS1、ODT0、および ODT1 を使用します。 オンボード メモリを設計する場合、CKE0、CS0、および ODT0 のみを使用して 4 つの 16 ビット メモリ チップを制御できます。

PCB スタックアップ:

6 プライ ボードの場合、一般的なラミネーションは、トップ、GND、singnal2、singnal3、POWER、およびボトムです。 一般に、信号の基準面として GND を使用することをお勧めします。 配線のインピーダンスは、配線幅、配線の銅箔の厚さ、配線から基準面までの距離、基準面の銅箔の厚さ、およびプレートの誘電体材料によって決まります。 PCB を設計する場合、CPU メーカーのインピーダンス設計要件に従ってスタックを設定する必要があります。 一般的な PCB 設計ソフトウェアでもインピーダンスを計算できます。 プレート媒体の厚さに関する情報を知るために PCB メーカーを検索すると、スタックと線幅を自分で設計できます。 アドレス/コマンド信号と制御信号は、1.8V のメモリ動作電圧を基準面として使用できます。 ただし、完全な電源プレーンを参照する必要があります。

ルーティングの長さの制御:

DDR2 のような高周波信号の場合、配線長は CPU コアまで計算する必要があり、これにはパッケージ長と呼ばれる概念が導入されます。 シリコンウェーハは、物理的および化学的方法でCPUコアにエッチングされ、CPUコアを小さなPCB基板にパッケージ化するのが一般的なCPUです。 小型 PCB 上のピンから CPU コアまでの配線長はパッケージ長と呼ばれ、PIN 遅延とも呼ばれます。

同じランク メモリへのクロック長は、±5mil 以内に制御する必要があります。

同じデータ グループ内のすべてのワイヤの長さは、データ ストローブ信号 DQS のプラスまたはマイナス 20 ミル以内に制御する必要があります。 長さは異なるデータ グループ間で異なる場合がありますが、クロック信号のプラスまたはマイナス 500 ミル以内に制御する必要があります。

アドレス/コマンド グループ信号の長さは厳密には制御されておらず、INTEL Atomizing N450 はクロック信号の負の 500mil から正の 1000mil の範囲内で制御する必要があります。 つまり、最長の信号と最短の信号の差は 1500mil になることもありますが、信号の長さの差を縮めて配線した方がよいということです。 配線する場合、この信号群の長さが完全に等しくなれば問題ありませんが、PCB のスペースと時間がかかります。 アドレス/コマンド信号の長さがクロック信号を数千ミリ超える場合は、BIOS ファームウェアで適切に調整する必要があります。 CPU が要求する範囲内で制御する必要があります。 オンボード メモリが必要な場合は、メモリ SPD を構成するだけです。

制御グループの信号長の制御要件は、アドレス/コマンド グループ信号の制御要件と同様です。 設計は、CPU メーカーの要件に従って実行する必要があります。 INTEL Agitation N450 は、0 mil ～ +1000 0 mil のクロック信号内で制御する必要があります。

配線間隔:

一般的に言えば、配線は 3W の原則に従う必要があります。つまり、同じ水平線と線の間の距離は線の幅の 3 倍です。 ただし、これは必須ではありません。 Intel の要件は比較的小さいものです。 一般に、巻線間の間隔は 16 ～ 20 ミルで、クロック信号は 30 ミルまで増やすことができます。 信号の異なるグループ間の距離は適切に拡張する必要があります。これは 20mil 以上になる可能性があり、アドレス/コマンド グループと制御グループ信号間の距離は 8mil 未満になる可能性があります。 BGA ファンアウト間の距離は小さくてもよく、出力ラインは CPU の設計要件に従って配線する必要があります。

その他の POWER ルーティング:

VREF 配線には 20mil のワイヤを使用でき、接続されている各デバイスに 0.1uf のコンデンサを追加する必要があります。

VTT 配線は 135mil 以上にする必要があります。 4 つの抵抗ごとに 0.1uf のコンデンサを接続し、両端を 10uf の大きなコンデンサに接続する必要があります。

アドレス/コマンド信号、制御信号、クロック信号などのポイントツーマルチポイント信号は、「T」字型にルーティングする必要があります。つまり、チップが上に上がり、途中で分岐し、長さが CPU に適合する必要があります。 設計要件。 PCB アセンブリおよび PCB 処理メーカーは、DDR2 PCB レイアウトの経験の概要、信号のグループ化、データ グループ、およびスタック構造について説明します。