PCB工場のエンジニアがDDR PCBレイアウトのルールを詳しく解説

通常のプリント基板の配線では信号が低速信号なので、3W原理の基本的な配線ルールで信号の流れ方向に合わせて接続すればOKです。しかし、信号速度が100Mを超える場合、配線は非常に特殊です。最近は速度300MまでのDDR信号が流通しているので、DDR信号の配線原理とテクニックを丁寧に説明してください。

高速システムは、一般に低電圧でスイングの小さい低電圧信号を使用するため、高速化と低消費電力化が容易ですが、配線に問題が生じます。低電圧の信号電力は、信号線の内部抵抗 (電圧と 2 乗の関係) の影響を大きく受けるため、電気プレーンを使用したり、より多くの穴を開けたりするなどして、内部抵抗をできるだけ減らす必要があります。、配線距離を短くし、抵抗を使用して高電圧伝送の終わりに低電圧信号を分離します。 SDRAM、DDR-I、DDR-II、および DDR-III の信号電圧は互いに低いため、安定化がますます難しくなっています。電源についても注意が必要です。電源が不足するとメモリが安定して動作しません。シグナルインテグリティと伝送ラインの概念は、高度に専門的なシステム知識であるため、ここでは詳しく説明しません。シグナルインテグリティと伝送ラインの概念を理解していなくても、以下の一般的な基本ルールに従ってください。 DDR高速信号ボードは問題ありません。

printed circuit boards

1) DDR とメイン制御チップはできるだけ近くに配置する必要があります。 DDR 高速信号のすべての差動信号ペアは厳密に同じ長さでなければなりません (最大 50 ミルの冗長性が許容されます)。すべての信号線とクロック線の長さは 2500 ミルを超えてはならず、スルーホールは可能な限りゼロにする必要があります。素子層の下には十分に接地された層が必要であり、すべての配線が接地分割溝を横切ってはなりません。つまり、信号線を横切る層分割線は素子層の観点から見ることができません。このように、400M DDR は基本的に OK です。他の 3W および 20H ルールは可能な限り実装できます。

2) アドレスおよびコマンド信号グループ: 完全なグランドおよび電源プレーンを維持します。特性インピーダンスは50～60Ωにコントロールされています。信号グループとその他の非 DDR 信号との間の距離は、少なくとも 20 ミルである必要があります。イントラグループ信号は、少なくとも 500 ミルのギャップで、DDR クロックラインの長さと一致する必要があります。直列整合抵抗の RS 値は 0 ～ 33 Ω で、並列整合抵抗の RT 値は 25 ～ 68 Ω である必要があります。このグループの信号は、データ信号グループと同じ抵抗バンクにあってはなりません。

3) 制御信号グループ: 制御信号グループには信号が最も少なく、クロックイネーブル信号とチップセレクト信号のみが含まれます。参照用に、完全なグランドプレーンと電源プレーンが引き続き必要です。直列整合抵抗の RS 値は 0 ～ 33 Ω、並列整合終端抵抗の RT 値は 25 ～ 68 Ω です。クロストークを防止するために、このグループの信号をデータ信号と同じ抵抗バンクにすることはできません。

4) データ信号グループ: 信号回路に完全なグランドプレーンを提供するための基準としてグランドプレーンを使用します。特性インピーダンスは50～60Ωにコントロールされています。線幅はクロック信号幅と一致しています。他の非 DDR 信号から少なくとも 20 ミル離れています。長さの一致は、バイトチャネルによって設定されます。各バイトチャネルのデータ信号 DQ、データストローブ DQS、およびデータマスク信号 DM の長さの差は ± 100mil 以内に制御する必要があり (非常に重要)、異なるバイトチャネルの信号の長さの差は 500mil 以内に制御する必要があります。整合した DM と DQS の直列整合抵抗の RS 値は 0 ～ 33 Ω、並列整合終端抵抗の RT 値は 25 ～ 68 Ω です。抵抗バンクをマッチングに使用する場合、データ抵抗バンクに他の DDR 信号があってはなりません。

5) クロック信号: グランドプレーンを基準として、クロックループ全体のルーティングに完全なグランドプレーンを提供し、ループ電流に低インピーダンスパスを提供します。差動クロック信号であるため、配線前に線幅と線間隔を設計し、この制約に従って配線する前に CPU の差動インピーダンス要件を理解する必要があります。層から層への変換を避けるために、すべての DDR 差動クロック信号をキープレーンに配線する必要があります。線幅と間隔差は、3W の原則を保証するものとします。信号線の単線インピーダンスは 50～60 Ω、差動インピーダンスは 100～120 Ω に管理してください。クロック信号と他の信号との距離は、他の信号との干渉を防ぐために 20 mil * 以上に保つ必要があります。蛇行配線の間隔は 20 ミル以上でなければなりません。直列終端抵抗のRS値は15～33Ω、オプションの並列終端抵抗のRT値は25～68Ωです。（回路図設計時に終端抵抗を接続する必要があります）

6) 電源部では、デカップリングコンデンサはチップの電源端子の近くに配置してください。電源とグランドには、近くの低抵抗の信号を返すための独立した層が必要です。電源と地層には、良好でスムーズな電気接続を確保するために、できるだけ多くの穴を開けます。

上記のルールとテクニックが守られている限り、LAYOUT からの DDR 高速信号に問題はありません。各信号の等長処理において、信号線長の許容誤差を確保するために、迂回経路処理を意図的に使用することができる。通常、サーペンタインラインはルーティングに使用されます。よく見かける「等長配線」。実際には、等しい長さは目的ではなく、本当の目的は、確立と保持時間、同じ周波数と位相、および正しいサンプリングを満たすことです。等長は、この目標を達成するための最も簡単な方法にすぎません。これには、線の長さの定量分析が必要です。オンラインでの特性インピーダンス管理に関しては、一般的には配線の太さが必要ですが、基板メーカーごとに製造工程や誘電率が異なるため、信号線の特性インピーダンス管理は基板メーカーに求められるべきです。回路基板アセンブリ、回路基板設計、および回路基板処理メーカーは、回路基板工場のエンジニアを紹介して、DDR PCB レイアウト規則を詳細に説明します。