高速FPGA設計回路基板のポイント

高速FPGA設計基板のポイント

回路基板の設計では、クロストークを最小限に抑えるために、マイクロストリップ ラインとストリップラインのルーティングに関するいくつかのガイドラインに従うことができます。 ダブル ストリップ ライン レイアウトの場合、配線は 2 層の内プレートで実行され、両側に電圧基準面があります。 このとき、プレートに隣接するすべての導体に直交配線技術を使用して、2 つの信号層間の誘電体材料の厚さを最大化し、各信号層と隣接する基準面との間の距離を最小化することをお勧めします。 、必要なインピーダンスを維持します。

マイクロストリップまたはストリップラインの配線ガイドライン

ライン トレースの間隔は、回路基板の配線層間の誘電体層の厚さの少なくとも 3 倍でなければなりません。 シミュレーション ツールを使用して、事前にその動作をシミュレートすることをお勧めします。

コモン モード ノイズの影響を最小限に抑えるために、重要な高速ネットワークは差動トポロジに置き換えられます。 設計の制限内で、差動信号パスの正と負のピンを一致させるようにしてください。

シングル エンド信号のカップリング効果を減らすか、適切な間隔 (トレース幅の 3 倍以上) を残すか、別のボードに配線します (隣接する層は互いに直交しています)。 さらに、シミュレーション ツールを使用することも、間隔の要件を満たす良い方法です。

信号終端信号間の並列長を最小限に抑えます。

同時変換ノイズ

クロックおよび I/O データ レートが増加すると、それに応じて出力遷移の数が減少し、それに応じて信号経路の放電および充電中の過渡電流が増加します。 これらの電流はボード レベルのグランド バウンスを引き起こす可能性があります。つまり、グランド電圧/Vcc が瞬時に上昇/下降します。 非理想的な電源の大きな過渡電流は、Vcc の瞬間的な低下 (Vcc 低下またはサグ) を引き起こします。 これらの同時変換ノイズの影響を軽減するのに役立ついくつかの優れたボード設計ルールを次に示します。

未使用の I/O ピンを出力ピンとして構成し、低電圧で駆動してグランド バウンスを減らします。

同時変換出力ピンの数を最小限に抑え、FPGA I/O 部分全体に均等に分散させます。

高いエッジ レートが必要ない場合は、FPGA 出力に低いスルー レートが選択されます。

Vcc は多層基板のグランド プレーン間に挿入され、各層の高速トレースの影響を排除します。

すべてのボード層を Vcc と接地に使用すると、これらのプレーンの抵抗とインダクタンスを最小限に抑えることができるため、キャパシタンスとノイズが低い低インダクタンス ソースが提供され、これらのプレーンに隣接する信号層にロジック信号が返されます。

事前強調とバランス

最先端の FPGA の高速トランシーバー機能により、FPGA は効率的なプログラマブル システム レベルのチップ コンポーネントとなり、回路基板の設計者に特有の課題ももたらします。 特にレイアウトに関連する重要な問題は、主に表皮効果と誘電損失によって引き起こされる周波数関連の伝送損失です。 高周波信号が導体表面 (PCB トレースなど) を伝送されると、ワイヤの自己誘導により表皮効果が発生します。 この効果により、ワイヤの有効導電面積が減少し、信号の高周波成分が弱まります。 誘電損失は、層間の誘電材料の容量効果によって引き起こされます。 表皮効果は周波数の平方根に比例し、誘電損失は周波数に比例します。 したがって、誘電損失は、高周波信号減衰の主な損失メカニズムです。

データレートが高いほど、表皮効果と誘電損失が深刻になります。 1Gbps システムの場合、リンクの信号レベルの低下は許容されますが、6Gbps システムでは許容されません。 ただし、現在のトランシーバーには、送信機のプリエンファシス機能と受信機のイコライザー機能があり、高周波チャネルの歪みを補償できます。 また、シグナル インテグリティを強化し、トレース長の制限を緩和することもできます。 これらのシグナル コンディショニング技術は、標準的な FR-4 材料の寿命を延ばし、より高いデータ レートをサポートできます。 FR-4 素材の信号減衰により、6.375Gbps で動作する場合、許容トレース長は数インチに制限されます。 事前重み付けおよびイコライゼーション機能により、40 インチ以上に拡張できます。

一部の高性能 FPGA は、Stratix II GX デバイスなどのプログラマブル プリエンファシスおよびイコライゼーション機能を統合しているため、FR-4 材料を使用し、最大トレース長などのレイアウト制限を緩和し、回路基板のコストを削減できます。 プリエンファシス機能により、信号の高周波成分を効果的に改善できます。 Stratix II GX の 4 タップのプリエンファシス回路は、信号成分の分散 (1 つのビットから別のビットに広がる空間) を減らすことができます。 プリ エンファシス回路は最大 500% のプリ エンファシスを提供でき、各タップはデータ レート、トレース長、リンク特性に応じて最大 16 段階に最適化できます。

Stratix II GX レシーバには、信号の減衰を補償するためのゲイン ステージとリニア イコライザが含まれています。 入力ゲイン段に加えて、このデバイスにより、回路基板の設計者は最大 17dB のイコライゼーション レベルを持つことができ、16 のイコライザ段のいずれかを使用して基板損失の問題を克服できます。 イコライゼーションとプリエンファシスは、コンサート環境で使用することも、特定のリンクを最適化するために個別に使用することもできます。

システムの実行中、またはカードがバックプレーンまたは他のシャーシに挿入された後にカードが構成されている場合、設計者は Stratix II GX FPGA のプリエンファシスおよびイコライゼーション レベルを変更できます。 これにより、システム設計者は、プリエンファシスとイコライゼーションのレベルを所定の値に自動的に設定する柔軟性が得られます。 さらに、これらの値は、ボードがシャーシまたはバックプレーンに挿入されているスロットに応じて動的に決定することもできます。

EMI の問題とデバッグ

プリント回路基板によって引き起こされる電磁干渉は、電流または電圧の経時変化と回路の直列インダクタンスに正比例します。 効率的な回路基板設計により、EMI を最小限に抑えることができますが、完全に排除することはできません。 「侵入者」または「ホット」信号を排除し、グランドプレーンを適切に参照して信号を送信することも、EMI の削減に役立ちます。 最後に、今日の市場で一般的な表面実装部品の使用も、EMI を低減する方法の 1 つです。

複雑な高速 PCB 設計のデバッグとテストはますます難しくなっています。これは、テスト プローブや「ベッド オブ ネイル」テスターなどの従来のボード デバッグ方法がこれらの設計に適用できない場合があるためです。 この新しい高速設計は、FPGA が持つ可能性のあるイン システム プログラミング機能とビルトイン セルフテスト機能を備えた JTAG テスト ツールを利用できます。 設計者は、同じガイドラインを使用して、JTAG テスト クロック入力 (TCK) 信号をシステム クロックとして設定する必要があります。 さらに、あるデバイスのテスト データ出力と別のデバイスのテスト データ入力の間の JTAG スキャン チェーン トレース長を最小限に抑えることも重要です。

高速 FPGA を組み込んだ設計を成功させるには、豊富な高速基板設計の実践と、ピン配置、回路基板の材料とスタック、回路基板のレイアウト、端子モードなどの FPGA 機能の完全な理解が必要です。 内蔵トランシーバーのプリエンファシスとイコライズ機能の使い分けも重要です。 以上の点を組み合わせることで、信頼性の高い設計と安定した製造性を実現できます。 これらすべての要因を慎重に検討し、正しいシミュレーションと解析を行うことで、回路基板のプロトタイプでの事故の可能性を最小限に抑えることができ、回路基板開発プロジェクトへのプレッシャーを軽減するのに役立ちます。 回路基板組立、回路基板設計、回路基板加工メーカーが高速FPGA設計回路基板の要点を詳しく紹介。