高速コンバータの PCB 設計に関する規則

高速コンバータの PCB 設計に関する規則

Q: 高速コンバータを使用する際に重要な PCB レイアウトとルーティング ルールは何ですか?

回答: 設計性能がデータ マニュアルの技術仕様を満たしていることを確認するには、いくつかのガイドラインに従う必要があります。 まず第一に、「AGND と DGND のグランド プレーンを分離する必要がありますか?」というよくある質問があります。 簡単な答えは次のとおりです。

詳細な答えは次のとおりです。通常は分離されていません。 ほとんどの場合、グランドプレーンを分離してもリターン電流のインダクタンスが増加するだけであり、利点よりも欠点が多くなります。 式 V=L (di/dt) から、インダクタンスの増加に伴い電圧ノイズが増加することがわかります。 スイッチング電流が増加すると (コンバータのサンプリング レートが増加するため)、電圧ノイズも増加します。 したがって、グランドプレーンは互いに接続する必要があります。

たとえば、一部のアプリケーションでは、従来の設計の要件を満たすために、一部の領域にダーティ バス パワーまたはデジタル回路を配置する必要があります。 同時に、サイズの制約により、回路基板をうまく分割できません。 この場合、グランドプレーンを分離することが良好な性能を達成するための鍵となります。 ただし、全体的な設計が効果的であるためには、これらの接地層を回路基板上のどこかでブリッジまたは接続ポイントを介して相互に接続する必要があります。 したがって、接続ポイントは、分離されたグランド プレーン上に均等に配置する必要があります。 最後に、多くの場合、パフォーマンスの低下を引き起こさずにリターン電流が通過するのに最適な場所となる PCB 上の接続ポイントがあります。 この接続ポイントは通常、コンバーターの近くまたは下にあります。

電源層を設計する場合、これらの層で使用できるすべての銅線を使用する必要があります。 可能であれば、これらの層が配線を共有しないようにしてください。追加の配線とビアによって電源層が小さな断片に分割され、電源層がすぐに損傷を受けるためです。 その結果、電力層がまばらになり、電流経路を最も必要な場所、つまりコンバータの電源ピンに絞り込むことができます。 スクイズ ビアとルーティング ワイヤ間の電流によって抵抗が増加し、コンバータの電源ピンでわずかな電圧降下が発生します。

最後に、電源層の配置は非常に重要です。 ノイズの多いデジタル電源をアナログ電源層に積層しないでください。 それ以外の場合、それらは異なるレイヤーに配置されていますが、まだ結合されている可能性があります。 システム パフォーマンスの低下のリスクを最小限に抑えるために、これらのタイプのレイヤーは、設計で可能な限り積み重ねるのではなく、分離する必要があります。

同時に、プリント回路基板 (PCB) の電力伝送システム (PDS) 設計について議論する作業は無視されることがよくありますが、システム レベルのアナログおよびデジタル設計者にとっては重要です。

PDS (電力伝送システム) の設計目標は、電源電流需要に応じて発生する電圧リップルを最小限に抑えることです。 すべての回路には電流が必要です。 大量の電流を必要とする回路もあれば、より高速で電流を供給する必要がある回路もあります。 完全にデカップリングされた低インピーダンスの電源層またはグランド層を使用し、適切な PCB スタッキングを行うことで、回路の電流需要によって生成される電圧リップルを最小限に抑えることができます。 たとえば、設計スイッチング電流が 1A で、PDS のインピーダンスが 10m Ω の場合、最大電圧リップルは 10mV です。

まず、より大きな層コンデンサをサポートする PCB スタック構造を設計する必要があります。 例えば、６層スタックは、上部信号層、第１接地層、第１電力層、第２電力層、第２接地層、および下部信号層を含むことができる。 第 1 グランド プレーンと第 1 電源層はスタック構造内で互いに近接し、2 つの層の間の間隔は 2 ～ 3 ミルであり、固有の層容量を形成することが指定されています。 このコンデンサの最大の利点は、無料であり、PCB 製造ノートに記載するだけでよいことです。 電源層を分割する必要があり、同じ層に複数の VDD 電源レールがある場合は、最大の電源層を使用する必要があります。 穴を残さず、敏感な回路に注意してください。 これにより、VDD 層の静電容量が最大化されます。 設計で層を追加できる場合 (この場合は 6 層から 8 層)、1 番目と 2 番目の電源層の間に 2 つの追加のグランド層を配置する必要があります。 コア間隔も 2 ～ 3 ミルの場合、積層構造の固有静電容量は 2 倍になります。

理想的な PCB スタックでは、デカップリング コンデンサを電源層の開始エントリ ポイントと DUT の周囲で使用する必要があります。これにより、周波数範囲全体で PDS インピーダンスが低くなります。 0.001 μ F ～ 100 μ を数個使用します。F の静電容量は、この範囲をカバーするのに役立ちます。 どこにでもコンデンサを構成する必要はありません。 DUT ドッキングに面する静電容量は、すべての製造ルールに違反します。 そのような厳しい対策が必要な場合は、回路に別の問題があることを示しています。 回路基板組立、回路基板設計、および回路基板加工メーカーが、高速コンバータ PCB 回路基板設計に関するルールを説明します。