多層 PCB 設計のための EMI ソリューション

多層 PCB 設計のための EMI ソリューション

電磁干渉の問題を解決するには多くの方法があります。 最新の EMI 抑制方法には、EMI 抑制コーティングの使用、適切な EMI 抑制スペアパーツの選択、EMI シミュレーション設計などがあります。このホワイトペーパーでは、基本的な PCB レイアウトから始めて、EMI 放射制御における PCB スタックの機能と設計技術について説明します。

プリント基板のパワーバスバー

ICピンの近くに適切なコンデンサを配置すると、ICの出力電圧が急激に上昇する可能性があります。 しかし、これで問題は終わりではありません。 コンデンサの周波数応答が限られているため、コンデンサが全周波数帯域で IC 出力をクリーンに駆動するために必要な高調波電力を生成することは不可能です。 さらに、電力の合流点で形成される過渡電圧により、デカップリング パスのインダクタの両端で電圧降下が発生し、これが主なコモン モード EMI 干渉源になります。 これらの問題をどのように解決すべきでしょうか。

電磁干渉の問題を解決するには多くの方法があります。 最新の EMI 抑制方法には、EMI 抑制コーティングの使用、適切な EMI 抑制スペアパーツの選択、EMI シミュレーション設計などがあります。このホワイトペーパーでは、基本的な PCB レイアウトから始めて、EMI 放射制御における PCB スタックの機能と設計技術について説明します。

パワーバスバー

ICピンの近くに適切なコンデンサを配置すると、ICの出力電圧が急激に上昇する可能性があります。 しかし、これで問題は終わりではありません。 コンデンサの周波数応答が限られているため、コンデンサが全周波数帯域で IC 出力をクリーンに駆動するために必要な高調波電力を生成することは不可能です。 さらに、電力の合流点で形成される過渡電圧により、デカップリング パスのインダクタの両端で電圧降下が発生し、これが主なコモン モード EMI 干渉源になります。 これらの問題をどのように解決すべきでしょうか？

プリント回路基板上の集積回路の場合、集積回路の周囲の電源層は、ディスクリート コンデンサから漏れたエネルギーの一部を収集できる優れた高周波コンデンサと見なすことができます。 これらのコンデンサは、クリーンな出力を実現するために高周波エネルギーを提供します。 さらに、良好な電力層のインダクタンスは小さく、インダクタによって合成される過渡信号は小さいため、コモンモード電磁干渉が減少します。

もちろん、プリント基板の電源層とICの電源ピンとの接続は、デジタル信号の立ち上がりが早くなるため、できるだけ短くする必要があります。 IC の電源ピンがあるボンディング パッドに直接行く方が良いですが、これについては別途説明します。

コモン モード EMI を制御するには、デカップリングを促進し、十分に低いインダクタンスを持つように、電源層を適切に設計された一対の電源層にする必要があります。 「これってどれくらいいいの？」と聞く人もいるかもしれません。 この質問に対する答えは、電力層、層間データ、および動作周波数 (つまり、IC の立ち上がり時間の関数) によって異なります。 通常、電源層のギャップは 6 ミルで、明治 3 年のデータは FR4 です。 電源層の等価静電容量は、1 平方インチあたり約 75pF です。 明らかに、層間隔が小さいほど、静電容量は大きくなります。

立ち上がり時間が 100 ～ 300 ps のデバイスは多くありませんが、現在の集積回路の開発速度からすると、立ち上がり時間が 100 ～ 300 ps のデバイスが大きな割合を占めるようになります。 立ち上がり時間が 100 ～ 300 PS の回路の場合、3 3mil のレイヤー間隔は、ほとんどのアプリケーションにとってもはや適切ではありません。 当時、層間隔が 1 ミル未満の層技術を使用し、FR4 誘電体材料を高誘電率データに置き換える必要がありました。 現在、セラミックとセラミック プラスチックは、100 ～ 300 PS の立ち上がり時間回路の設計要件を満たすことができます。

将来、新しい材料と方法が導入される可能性がありますが、コモン モード EMI は、今日の一般的な 1 ～ 3 ns の立ち上がり時間の回路、3 ～ 6 ミルの層間隔、および FR4 誘電体データでは非常に低くなる可能性があります。 高調波を終了し、過渡信号を十分に低いレベルに保ちます。 このホワイト ペーパーで示す PCB スタックの設計例では、層の間隔が 3 ～ 6 ミルであると想定しています。

PCB電磁マスク

信号ルーティングの観点からは、すべての信号ルートを電源層またはグランド プレーンに近い 1 つまたは複数の層に配置することをお勧めします。 電源の場合は、電源層をグランド層に隣接させ、電源層とグランド層の間の距離をできるだけ小さくすることを推奨します。 これが「段階的」戦略と呼ばれるものです。

プリント回路基板

PCBスタッキング

EMI のマスキングと抑制に役立つスタッキング戦略は何ですか? 次の階層化された重ね合わせスキームは、電力電流が単一の層を流れ、単一の電圧または複数の電圧が同じ層のさまざまな部分に分散されていることを前提としています。 複数の電源層の場合については後述します。

4層プリント基板

4 階建ての設計には、いくつかの潜在的な問題があります。 まず、信号層が外側で、電源層とグランドプレーンが内側にあるとしても、電源層とグランドプレーンの間のギャップが大きすぎます。

コスト要件が第一の場合、従来の 4 層基板から置き換えるには、次の 2 つの方法を検討してください。 どちらも EMI 抑制効率を向上させることができますが、回路基板上のコンポーネント密度が十分に低く、コンポーネントの周囲に必要な銅被覆電源を配置するのに十分な領域がある場合に限られます。

1 つ目は、プリント回路基板の外層が層で、中間層が信号/電源層である、推奨されるソリューションです。 信号層の電源は幅の広い配線で接続されているため、電源電流の経路インピーダンスと信号マイクロストリップの経路インピーダンスが低くなります。 EMI 制御の観点から、これは入手可能な最高の 4 層 PCB 構造です。 2 番目の方式では、外側と中間のレイヤーを使用して信号をトラバースします。 従来の4層プレートと比較すると、改善は小さく、層間インピーダンスは従来の4層プレートと同じくらい劣っています。

ライン インピーダンスを制御する必要がある場合、上記のスタッキング スキームでは、ラインを電源と接地の銅アイランドの下に慎重に配置します。 さらに、電源またはストラタムの銅アイランドは、DC および低周波接続を確保するために、できる限り密接に相互接続する必要があります。

6層プリント基板

4 層パネルのコンポーネント密度が高い場合は、6 層パネルを使用することをお勧めします。 ただし、6 層パネル設計の一部のスタック方式では、電磁界を十分にカバーできず、電源バスの過渡信号の低減にはほとんど効果がありません。 以下に 2 つの例を示します。

最初の例では、電源とグランドはそれぞれ 2 層目と 5 層目に配置されます。 電源の高い銅クラッド インピーダンスのため、これはコモン モード EMI 放射の制御には非常に不利です。 ただし、信号インピーダンス制御の観点からは、この方法は非常に正しいです。

2 番目の例では、電源とグランドはそれぞれ 3 番目と 4 番目のレイヤーに配置されます。 この設計は、電源の銅被覆インピーダンスの問題を解決します。 1 層目と 6 層目の電磁マスクの効果が低いため、ディファレンシャル モード EMI が追加されます。 外側の 2 つの層の信号線の数が最小の場合、線の長さは非常に短くなります (信号の最大高調波波長の 1/20 未満)。 この設計により、ディファレンシャル モードの電磁干渉の問題が解決されます。 ディファレンシャル モード EMI は、外部の非コンポーネントおよび非配線領域に銅を敷設し、銅被覆領域を接地することによって十分に抑制することができます (20 波長ごとに 1 回)。 前述のように、銅の敷設領域は、内部グランド プレーンの複数のポイントに関連付ける必要があります。

一般的な高性能 6 層設計では、通常、1 番目と 6 番目の層を地層に配置し、3 番目と 4 番目の層に通電して接地します。 電源層と隣接層の間に中央のダブルマイクロストリップ信号線が2層あるため、EMI抑制効果が良好です。 この設計の欠点は、ライン レイヤーに 2 つのレイヤーしかないことです。 前述のように、外層が短く、無線エリアに銅が敷かれている場合は、従来の 6 が使用されます。 レイヤーも同じスタッキングを実現できます。

また、信号、グランド、信号、電源、グランド、信号の6層レイアウトで、高度なシグナルインテグリティ設計に必要な環境を実現できます。 信号層はグランド層に隣接し、電源層はインターフェース層とペアになっています。 明らかに欠点は、層が不均一に積み上げられることです。

これは、通常、処理および製造上の問題につながります。 解決策は、レイヤ 3 のすべての空白領域を銅で埋めることです。 第 3 層の銅密度が電源層またはグランド プレーンに近い場合、バランスの取れた構造の回路基板と大まかに見なすことができます。 銅で満たされた領域は、電源またはグランドに接続する必要があります。 接続孔間の距離は依然として波長の 1/20 であり、常にどこでも接続されているわけではありません。 接続しますが、できれば接続します。

10層プリント基板

層間の絶縁分離層は非常に薄く、回路基板の層 10 または 12 と各層の間のインピーダンスは非常に低いため、各層およびスタックに障害がない限り、良好なシグナル インテグリティが期待できます。 62mil の厚さで 12 層を処理するのはより難しく、12 層を処理できるメーカーは少数です。

信号層とループ層の間には常に絶縁層が存在するため、10 層設計の途中に 6 層を割り当てて信号線を取ることは最適ではありません。 さらに、信号層をループ層に隣接させること、つまり、回路基板のレイアウトが信号、接地、信号、信号、接地、および信号であることが重要です。

この設計は、信号電流とそのループ電流に適切な経路を提供します。 適切な配線方法は、最初の層が X 方向、3 番目の層が Y 方向、4 番目の層が X 方向などです。 視覚的には、1 層目と 3 層目はレイヤーのペア、4 層目と 7 層目はレイヤーのペア、8 層目と 10 層目は最後のレイヤーのペアです。 1層目の信号線は、配線の向きを変える必要がある場合、「スルーホール」を介して3層目以降で向きを変える必要があります。 実際、これは常に可能であるとは限りませんが、設計コンセプトとして可能な限り遵守する必要があります。

同様に、信号の方向が変わると、信号はレイヤ 8 とレイヤ 10、またはレイヤ 4 からレイヤ 7 に穴を通ってルーティングされます。 この配線により、信号の転送パスとループの間のカップリングが最も近くなります。 例えば、1層目に信号があり、2層目にループがあり、2層目だけの場合、1層目の信号が「穴」を通って3層目に伝わったとしても、回路は これは、低インダクタンス、大容量、優れた電磁シールド効率の特性を維持します。

そうでない場合はどうなりますか？ たとえば、1 層目の信号線は穴を通過して 10 層に達し、ループ信号は 9 層目からグランド プレーンを見つける必要があり、ループ電流は穴を介して最も近いグランドを見つける必要があります (そのような 抵抗またはコンデンサの接地ピンとして）。 近くにこんな穴があったらラッキーですね。 このような近くの穴がないと、インダクタンスが増加し、静電容量が減少し、電磁干渉が増加します。

信号線が穴を通して他の層の現在の層ペアを離れる必要がある場合、ループ信号が適切な接続層にスムーズに戻ることができるように、接地穴を穴の近くに配置する必要があります。 第 4 層と第 7 層の場合、信号ループは電源層またはグランド層 (つまり、第 5 層または第 6 層) から戻ります。これは、電源層とインターフェイス層の間の容量結合が良好で、信号が伝達しやすいためです。

マルチパワーレイヤー設計

同じ電圧源の 2 つの電源層が大電流を出力する必要がある場合、回路基板は電源層と接続層の 2 つのグループに配置されます。 この場合、絶縁層は、電力層の各対と接続層との間に配置される。 予想通り、これにより 2 組の等インピーダンス パワー フローが発生します。 電源層の積み重ねによってインピーダンスが不均一になると、シャントが不均一になります。 過渡電圧がはるかに大きくなり、電磁干渉が急激に増加します。

回路基板上に値の異なる複数の電源電圧がある場合、それに応じて複数の電源層が必要になります。 電源層と接続層の各ペアは、異なる電源用に作成されることに注意してください。 どちらの場合も、回路基板上のペアの電源層と接続層の位置を決定する際には、バランスのとれた構造に対するメーカーの要件を覚えておいてください。

まとめ

ほとんどのエンジニアが設計する PCB の厚さは 62mil であるため、ブラインド ホールや埋め込みホールはありません。 PCB のレイヤリングとスタッキングに関する議論はこれに限定されます。このペーパーで推奨されるレイヤリング スキームは、厚さの差が大きい回路基板には適していない可能性があります。 止まり穴または埋め込み穴プリント回路基板