ICT技術のバウンダリスキャンについて詳しく解説

ICT技術のバウンダリスキャンについて詳しく解説

回路基板メーカーの 80% と 90% では、ICT テスターは回路ノードごとに少なくとも 1 つのテスト ポイントを必要とします。 しかし、デバイスの集積化、高機能化、パッケージの小型化、SMT 処理コンポーネントの増加、多層基板の使用、PCBA 基板のコンポーネント密度の増加に伴い、各ノードにプローブを配置することは困難になっています。 テストポイントを増やすと、製造コストが増加します。 同時に、強力なデバイスのテスト ライブラリの開発が困難になり、開発サイクルが長期化します。 この目的のために、Joint Test Organization (JTAG) は IEEE1149.1 テスト規格を発行しました。

IEEE 1149.1 は、スキャン デバイスのいくつかの重要な特性を定義しています。 まず、テスト アクセス ポート (TAP) を構成する 4 つのピン (TDI、TDO、TCK、TMS、(TRST)) を定義します。 テスト モード選択 (TMS) は、制御情報をロードするために使用されます。 次に、TAP コントローラーでサポートされているいくつかの異なるテスト モードが定義されています。主に、外部テスト、内部テスト、および実行中のテストが含まれます。 最後に、バウンダリ スキャン記述言語が提案されます。 BSDL には、スキャン デバイスの重要な情報が記述されています。 ピンを入力、出力、および双方向タイプとして定義し、TAP のモードと命令セットを定義します。

バウンダリスキャン付きデバイスの各ピンは、スキャンユニットと呼ばれるシリアルシフトレジスタ (SSR) のユニットに接続されます。 スキャン ユニットは接続されてシフト レジスタ チェーンを形成し、デバイス ピンを制御および検出します。 その特定の 4 つのピンは、テスト タスクを完了するために使用されます。

TAP を介して複数のスキャン デバイスのスキャン チェーンを接続し、連続したバウンダリ レジスタ チェーンを形成します。 チェーン ヘッドに TAP 信号を追加して、チェーンに接続されているすべてのデバイスのピンを制御および検出します。 この仮想接触は、デバイスの各ピンの針床フィクスチャの物理的接触に取って代わり、仮想アクセスは実際の物理アクセスに取って代わり、PCB ボード スペースを占有する多数のテスト パッドを取り除き、PCB とフィクスチャの製造コストを削減します。

テスト戦略として、PCB ボードのテスト容易性を設計する場合、特別なソフトウェアを使用して、スキャン機能を備えた回路ドットとデバイスを分析し、テスト範囲を縮小することなく限られた数のテスト ポイントを効果的に配置する方法を決定できます。 ポイントとテスト ピンを最も経済的に使用できます。

バウンダリ スキャン技術は、テスト ポイントを追加しないという問題を解決します。 さらに重要なことは、テスト グラフィックスを生成するための簡単で高速な方法を提供することです。 ソフトウェア ツールを使用して、BSDL ファイルを Teradyne の Victory、GenRad の Basic Scan、Scan Path Finder などのテスト グラフィックスに変換できます。 複雑なテスト ライブラリを作成する難しさを解決します。

TAP アクセス ポートは、CPLD、FPGA、およびフラッシュ メモリのオンライン プログラミング (イン システム プログラムまたはオンボード プログラム) にも使用できます。