PCB 設計における FPGA タイミング制約の 6 つの方法

独自の PCB 設計の実装方法を理解すればするほど、独自の PCB 設計のタイミング要件が理解され、ターゲット PCB デバイスのリソース配分と構造が理解され、EDA の効果が理解されます。 ツールの実行制約により、PCB デザインのタイミング制約ターゲットがより明確になり、それに応じて、デザインのタイミング収束プロセスがより制御しやすくなります。

以下に、タイミング制約のいくつかの方法をまとめます。 簡単なものから難しいものへの順番は次のとおりです。

0. コア周波数の制約

これは最も基本的なものなので、ラベルは 0 です

コア周波数制約+タイミング例外制約

タイミングの例外制約には、FalsePath、MultICyclePath、MaxDelay、および MinDelay が含まれますが、これは最も完全な時間的制約ではありません。 これらの制約しかない場合、設計者の思考はまだ FPGA チップに限定されていることを示しています。

2. コア周波数制約+タイミング例外制約+I/O制約

I/O 制約には、ピン割り当て位置、アイドル ピン駆動モード、外部配線遅延 (InputDelay、OutputDelay)、プルアップおよびプルダウン抵抗、駆動電流強度などが含まれます。I/O 制約が追加された後のタイミング制約は、 完全なタイミング制約。 PCB 上のコンポーネントとして、FPGA は PCB システム全体のタイミング収束の一部です。 PCB 設計の一環として、FPGA では PCB 設計エンジニアがすべての COTS デバイスと同様に I/O タイミング図を読み取って分析する必要があります。 FPGA は、設計の後期段階で I/O タイミングを特定の範囲内で調整できるという点で、COTS デバイスとは異なります。 それでも、PCB 設計の初期段階で十分に検討し、設計文書に含めることをお勧めします。

FPGA の I/O タイミングは設計中に変化するため、それを正確に制約することは、設計の安定性と制御性を確保するための重要な要素です。 FPGA の再コンパイル後、FPGA 外部デバイスの動作が不安定になる問題の多くは、これが原因である可能性があります。

3. コア周波数制約 + タイミング例外制約 + I/O 制約 + フィット後のネットリスト

ポスト フィット ネットリストを導入するプロセスは、タイミング収束結果の成功から始まり、FPGA に実装された特定のロジック セット (デザイン パーティション) のレイアウト位置と配線結果 (ネットリスト) を修正して、このレイアウトと配線結果を確実に再現できるようにします。 新しいコンパイルで。 したがって、この論理セットのタイミング収束結果も保証されます。 この部分で最後のコンパイルの結果を保持するプロセスがインクリメンタル コンパイルです。 Post fit Netlistに限らず、保持するネットリストの種類や保持の程度を設定することで、対応する保持力や最適化効果が得られます。 EDA ツールの強力なサポートのおかげで、ゲート レベルまで正確なきめの細かい制約でありながら、設計者は一連の設定操作を実行するだけでよく、レイアウトと配線の特定の情報を気にする必要はありません。 ゲートレベルまで正確な制約が多すぎて qsf ファイルに保存できないため、保持されたネットリストを部分ネットリストの形で別ファイル qxp に出力し、大まかな構成と合わせてインクリメンタル コンパイルを完了することができます。 qsf ファイルの情報。

4. コア周波数制約+タイミング例外制約+I/O制約+LogicLock

LogicLock は、FPGA デバイスの最下層のレイアウト制約です。 LogicLock 制約は粗粒度で、最上位モジュールまたはサブモジュール用に調整できるレイアウトの場所とサイズ (LogicLock 領域) のみを指定します。 LogicLock を成功させるには、設計者は可能なタイミング収束目標を予測し、特定のロジック リソース (ピン、メモリ、DSP) と LogicLock 領域の間の位置関係がタイミングに与える影響を考慮し、前回の成功したタイミング収束の結果を参照する必要があります。 . FPGA の基礎となる物理レイアウトのバランスを取り、計画するプロセスはフロアプランです。 LogicLock により、設計者はレイアウトの場所と範囲をより詳細に制御できます。これにより、設計者の設計意図を EDA ツールに効果的に移すことができ、EDA ツールが非クリティカル パスをやみくもに最適化することを回避できます。 レイアウト優先度情報の欠如。 各コンパイルにおけるモジュールの配置位置の変更は、最適な固定範囲に限定されるため、タイミング収束結果の再現性が高くなります。 粒度が粗いため、LogicLock には多くの制約情報がなく、qsf ファイルに保持できます。

5. コア周波数制約+タイミング例外制約+I/O制約+レジスタ配置制約

レジスター レイアウト制約は、レジスターまたは LE レベルに正確な、きめの細かいレイアウト制約です。 PCB 設計者は、設計を正確に制御することで、信頼できるタイミング収束結果を得ることができます。 デザイン内の各レジスターの配置を手動で制約し、タイミングの収束を確保することは、設計者がデザインの物理的な実装を完全に制御できることを示す巨大なプロジェクトです。 これは、限られた時間では達成できない理想的な目標です。 通常のアプローチは、設計者がデザイン パーツのレジスタ レイアウトを制限し、レイアウトおよび配線ツールを実際に実行してタイミング収束情報を取得し、数回の反復を通じて予想されるタイミング ターゲットを概算することです。

サブモジュールの各レジスタには、特定のレイアウト位置の制約があります。 モジュールのタイミング収束は、各再コンパイルで保証されます。 解析後、このサブモジュールの設計と制約は、最初に回路図で実行されました。 タイミング収束の目標を達成した後、デザインは HDL 言語記述に変換され、対応する制約も構成ファイルに保存されました。

6. コア周波数制約+タイミング例外制約+I/O制約+特定パス遅延制約

適切なタイミング制約は、「必須」ではなく「ガイド」する必要があります。 クリティカルパスのタイミング遅延範囲を設計に与えることで、具体的かつ微妙な作業はEDAツールに任せ、限られた制約の範囲内で自由に実現します。 これも理想的な目標です。 設計者は、すべてのタイム シーケンス パスをよく知っている必要があります。 設計者は、コア周波数と単純なタイム シーケンスの例外制約によって収束できるパスを区別する必要があります。どのパスを MaxDelay と MinDelay で定式化する必要があります。 どちらも省略できませんし、EDAツールの強力なサポートである「理解」も必要です。 パス遅延制約の設定は、レイアウトと配線の制約を間接的に設定することですが、上記 3、4、5 の方法よりも柔軟で正確です。 一時的な制約の本質は、明示的なレイアウトやネット リストの制約ではなく、一時的な制約によって一時的な収束を達成することです。

「良いタイミングは設計されたものであり、制約されていない」という言葉を覚えています。 私は常に、この文を自分のロジック設計とタイミング制約のガイドとして使用しています。 優れた制約は、優れた設計に基づいている必要があります。 良い設計がなければ、制約に多大な努力をしても意味がありません。 ただし、設計の長所と短所は、正しい制約によって確認することもできます。 PCB タイミング解析レポートを使用して、デザインの不注意なタイミングに関する考慮事項をチェックアウトし、それらを修正できます。 設計を改善するという目標は、「分析 - 修正 - 分析」を何度か繰り返すことによっても達成できます。 設計は制約の基礎であり、制約は設計の保証であると言うべきです。 2つは補完的です