PCBビアテクノロジーとは？

ビアは多層 PCB の重要なコンポーネントの 1 つであり、穴あけのコストは通常 PCB 製造コストの 30% から 40% を占めます。 つまり、PCB 上の各穴はビアと呼ばれます。 機能の観点から、ビアは次の 2 つのカテゴリに分類できます。

1、層間の電気的接続として使用されます。 第二に、デバイスの固定または位置決めに使用されます。 PCB プロセスに関して、これらのビアは一般に、ブラインド ビア、埋め込みビア、スルー ビアの 3 つのカテゴリに分類されます。 止まり穴はプリント基板の上下面にあり、ある程度の深さがあります。 表面のラインと下の内側のラインをつなぐために使用します。 通常、穴の深さは一定の比率 (開口部) を超えません。 埋め込み穴とは、プリント回路基板の内層にある接続穴を指し、プリント回路基板の表面には達しません。

上記の 2 種類の穴は、回路基板の内層にあります。 ラミネートの前に、スルーホール形成プロセスを使用して穴を完成させます。 穴形成プロセス中に、いくつかの内層が重なる場合があります。 3番目はスルーホールと呼ばれ、回路基板全体を貫通し、内部相互接続またはコンポーネントの取り付けおよび位置決め穴として使用できます。 スルー ホールは技術的に実現しやすく、コストが低いため、ほとんどのプリント回路基板では、他の 2 種類のスルー ホールの代わりにスルー ホールが使用されます。 次のビアは、特に指定がない限り、スルーホールと見なされます。

設計の観点から、ビアは主に 2 つの部分で構成されます。1 つは中央のドリル穴で、もう 1 つは下図に示すようにドリル穴の周囲のパッド領域です。 これら 2 つの部分のサイズによって、ビアのサイズが決まります。 明らかに、高速で高密度の PCB を設計する場合、設計者はビアが小さければ小さいほど、ボード上により多くの配線スペースを残すことができることを常に望んでいます。 また、ビアが小さいほど寄生容量が小さくなり、高速回路に適しています。 しかし、ホールサイズの縮小はコストアップにもつながり、ビアのサイズは際限なく縮小することはできない。 穴あけ、メッキ、その他の技術によって制限されます。穴が小さいほど、穴あけに時間がかかり、中心からずれやすくなります。 また、穴の深さがドリル径の6倍を超えると、穴の壁を均一に銅メッキすることができなくなります。 たとえば、通常の 6 層 PCB の厚さ (スルーホールの深さ) は約 50Mil であるため、PCB メーカーが提供できる最小ドリル径は 8Mil にしか達しません。

2、PCB ビアの寄生容量 ビア自体がグランドに対して寄生容量を持っています。 床のビアの分離穴の直径が D2、ビア パッドの直径が D1、PCB ボードの厚さが T、ボード基板の誘電率が ε であることがわかっている場合、 ビアの寄生容量は約 C=1.41 ε TD1/(D2-D1) ビアの寄生容量は、主に信号の立ち上がり時間を延長し、回路速度を低下させることによって回路に影響を与えます。 たとえば、厚さが 50Mil の PCB の場合、内径が 10Mil、パッドの直径が 20Mil のビアが使用され、パッドとグランド銅領域の間の距離が 32Mil の場合、寄生容量を概算できます。 上記の式より C=1.41x4.4x0.050x0.020/(0.032-0.020)=0.517pF となります。 この容量による立ち上がり時間の変化は、T10-90=2.2C (Z0/2)=2.2x0.517x (55/2)=31.28ps です。 これらの値から、単一のビアの寄生容量によって引き起こされる立ち上がり遅延の影響は明らかではありませんが、設計者はビアが配線で何度もレイヤー間の切り替えに使用されるかどうかを慎重に検討する必要があることがわかります。

3、ビアの寄生インダクタンスは同じです。 寄生容量はビアにも存在します。 高速デジタル回路の設計では、多くの場合、ビアの寄生インダクタンスの害が寄生容量の影響よりも大きくなります。 その寄生直列インダクタンスは、バイパス コンデンサの寄与と電源システム全体のフィルタリング効果を弱めます。 次の式を使用して、ビアのおおよその寄生インダクタンスを簡単に計算できます。L=5.08h [ln (4h/d)+1]、ここで、L はビアのインダクタンス、h はビアの長さ、 d は中央ボアホールの直径です。 この式から、ビアの直径はインダクタンスにほとんど影響を与えず、ビアの長さがインダクタンスに最も大きな影響を与えることがわかります。 上記の例を使用して、ビアのインダクタンスを L=5.08x0.050 [ln (4x0.050/0.010)+1]=1.015nH として計算できます。 信号の立ち上がり時間が 1ns の場合、等価インピーダンスは XL=πL/T10-90=3.19 Ω です。 高周波電流が流れる場合、このようなインピーダンスは無視できません。 特にバイパスコンデンサは、電源層と層を接続する際に2つのビアを通す必要があるため、ビアの寄生インダクタンスが倍増します。

4. 高速 PCB 設計におけるビアの寄生特性に関する上記の分析を通じて、高速 PCB 設計では、一見単純なビアがしばしば回路設計に大きな悪影響をもたらすことがわかります。 ビアの寄生効果によって引き起こされる悪影響を減らすために、設計で次の対策を講じることができます。

1. コストと信号品質を考慮して、適切なサイズのビアを選択します。 たとえば、6 ～ 10 層のメモリ モジュール PCB 設計の場合、10/20Mil (穴あけ/パッド) ビアを選択することをお勧めします。 一部の高密度の小型ボードでは、8/18Mil ビアの使用を試みることもできます。 現在の技術的状況では、より小さなビアを使用することは困難です。 電源やアース線のビアは、インピーダンスを下げるためにサイズを大きくすることが考えられます。

2. 上記の 2 つの式から、ビアの 2 つの寄生パラメータを減らすには、より薄い PCB を使用することが有益であると結論付けることができます。

3. PCB 上の信号配線は、できるだけレイヤを変更しないでください。つまり、不要なビアをできるだけ使用しないでください。

4. 電源とグランドのピンは近くに打ち抜きます。 ビアとピンの間のリードが短いほど、インダクタンスが増加するため、より良い結果が得られます。 同時に、インピーダンスを減らすために、電源とグランドのリード線をできるだけ太くする必要があります。

5. 信号に最も近い回路を提供するために、信号層変更用のビアの近くにいくつかの接地ビアを配置します。 PCB に多数の冗長接地ビアを配置することもできます。

もちろん、PCB 設計は柔軟である必要があります。 上記のビア モデルは、各レイヤーにパッドがある場合です。 場合によっては、一部のレイヤーからパッドを減らしたり、削除したりすることさえできます。 特に、ビア密度が非常に高い場合、銅層の回路を切断する溝が発生する可能性があります。 この問題を解決するには、ビアの位置を移動するだけでなく、銅層のビアのパッド サイズを縮小することも検討できます。